Vivado下的仿真入门

  • Post author:
  • Post category:其他


本文通过一个简单的例子,介绍Vivado 下的仿真过程。主要参考了miz702的教程,同时也参考了Xilinx的ug937,  xapp199.。

我的软件平台是Vivado 2015.4, 硬件平台是黑金的AC7010, Zynq 7000, 其实与平台关系不大。

本文分为四部分:工程的建立,测试代码,仿真图形输出,更复杂点的例子。


工程和源码下载链接:

链接:http://pan.baidu.com/s/1gflHSdH 密码:fpi5


1:工程的建立:

打开Vivado 软件,

并点击新建工程, New Project,并点击Next

出现如图界面, 输入工程名和路径,我这里是qim

点击Next ,出现选择工程类型的界面, 选择RTL Project, 并且选择 Do not specify sources at this time.

选择硬件平台, 我是这么选择的:

点击确定,出现Summary 窗口,点击Finish, 工程就建立完成了。

2:代码的导入或输入:

本例子有2个源文件:待测试的verilog 文件, 测试文件。

右键点击Design Source ,选择Add Source

这里添加的设计源文件,并点击Next

你是选择添加还是新建,你有源代码文件,你可以选择Add  Files, 但我这是新建



版权声明:本文为leon_zeng0原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。