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Verilog 二选一多路选择器 Modelsim设计。

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一个简单的二选一多路选择器

逻辑图

Verilog源程序 

module Mux_Two
(
    input   a,     //Data
    input   b,     //Data 
    input   sl,    //High: b  ;Low: a
    
    output reg out  
);
always@(sl or