module dec16_4x
(
input [15:0] x,
output reg[3:0] y
);
reg [15:0] i;
always @*
begin
y = 0;
i = 0;
repeat(16)
begin
if(~x[i]) y=i;
i=i+1;
end
end
endmodule
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module dec16_4x
(
input [15:0] x,
output reg[3:0] y
);
reg [15:0] i;
always @*
begin
y = 0;
i = 0;
repeat(16)
begin
if(~x[i]) y=i;
i=i+1;
end
end
endmodule