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verilog UDP原语描述。clkgate坑

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  • clkgate.EN，如果clkgate是stdcell实现，跑rtl或者pregsim without sdf时，会有仿真异常。clkgate.EN为1，但是clkgate.Q没有时钟输出。

    – 解决办法：咨询stdcell vendor。比如加宏定义VIRL_functiononly等。

    – 原因：没有找到，看波形是不符合UDP原语描述的。
  • 下文，追加UDP原语描述。
  • 下文，追加clkgate类型描述、定义描述，以及波形

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  • 还有一种latch+or，是下降沿clkgate。不太常见，暂不分析。因为一般设计，都用上升沿触发器去采样。


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