在Verilog语言中,不允许在冒号前后都出现变量。
    
    比如我们有一个变量i,我们需要取出从i
    
     8+7到i
    
    8这8位数据,直接写[i
    
     8+7:i
    
    8]是会报错的。正确的写法是:
   
[8*i+7 -: 8]
 
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    在Verilog语言中,不允许在冒号前后都出现变量。
    
    比如我们有一个变量i,我们需要取出从i
    
     8+7到i
    
    8这8位数据,直接写[i
    
     8+7:i
    
    8]是会报错的。正确的写法是:
   
[8*i+7 -: 8]