5位无符号阵列乘法器设计_速戳！带你探索基于移位相加的乘法器…

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笔经面经(第26期)

根据乘法运算的原理可知：乘法运算最终可分解为一系列的移位、相加操作。这正是移位相加型乘法器的设计依据。

基于移位相加的乘法器

为方便起见，以两个无符号数相乘为例，仍以(3)*(6)分析说明。(6)|。=(110)2,设定 b2=\ , 6=1, % = 0 ,分别表不了(6)的二进制补码的第2位、第1位和第0位，贝lj(3)x(6) 可表示为

3×22表示将3左移两位，3×2】表示将3左移一位，由此可得如图3.24所示的硬件结构。从图中可以看出但。=0,1,2)在乘法运算过程中发挥的作用，它将决定MUX的输出是零还是移位后的结果。首先要对被乘数和乘数高位补零，使补零后的位宽为6bito图中SL (Shift Left)为左移操作，将输入数据左移一位。三个MUX控制端分别与岛、但、奶相连。当控制端为1时，MUX输出移位后的结果，否则输出全零。移位的结果相加为最终乘积。

图3.24移位相加型无符号数乘法器硬件结构

从另一角度看，图3.24中SL和加法器可分时复用，那么就形成了如图3.25所示的硬件结构。图中依然有左移操作模块SL和数据选择器MUX,此外增加了右移操作模块SR和位选择模块BG (Bit Get)。SR模块的目的是将另一•输入数据逐步右移以获取岛、內、b2 , 而这正是右移结果的最低位。BG模块则是选择右移结果的最低位输出作为MUX的控制端。nd为ain和bin更新标记信号，高有效。这个结构存在的问题是有组合逻辑反馈之路，所以，最好在SL和SR输岀端添加寄存器，这样nd的周期将变为4个时钟周期。

图3.25移位相加型无符号数乘法器分时复用硬件结构

与图3.25相应的时序如图3.26所示。图中nd (new data)为新输入数据标志信号，高有效。ain、bin为输入数据，其中需要对ain进行高位补零，使最终位宽与乘积位宽一致。该时序显示了(3)x(6)与(5)x(5)的求积过程。ain左移得到ain_sl, bin右移得到bin_sr,而sei 则是bin_sr的最低位。当sei为1时，节点B输出ain_sl,否则输出0。节点S显示了累加的过程。捕获信号capture为高时将乘积结果输出至prod端。

从时序图中可以看出，从输入到输出的Latency与输入数据的位宽有关，这意味着输入数据以慢速率进行，而内部运算则是以快速率进行。以总表示输入数据速率，以爲卜表示内部运算速率，以仇表示输入数据位宽，则它们之间的关系可表示为

/elk = dm fin(3.16)

而这也正反映了 nd与capture周期的来历，二者周期均取决于输入数据的位宽。显然这是一种串行结构，使得输入数据速率与内部运算速率无法达到一致。为此，可采用全并行的结构，如图3.27所示。图中SLi(i = 0,l,2)表示对输入数据ain左移z.位。BGi(i = 0,l,2)表示获取输入数据bin的第z•位。整个结构是一个全流水结构，输入数据速率可以和内部运算速率完全一致，但付出的代价是资源的增加。

图3.27全并行移位相加型乘法器硬件结构

对于有符号数的相乘仍然可以釆用上述结构，以(-3)x(6)为例。(-3)以4位二进制补码表示为(1101), (6)以4位二进制补码表示为(0110),贝U

故可得如图3.28所示的硬件结构。与图3.27相比，首先需要对输入数据ain符号位扩展为 8bit；其次，bin的最高位除了作为MUX的控制端外，还用作相应加法器的控制端，当其为 1时，加法器执行减法操作，否则执行加法操作，这在式(3.17)有所体现。

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